2026年4月20日 — 韩国无晶圆厂（Fabless）公司 Panmnesia 宣布，其 PCIe 6.4-CXL 3.2 融合交换芯片将于2026年下半年正式量产。这枚芯片，是目前业界唯一完整实现 CXL 3.2 规范的 ASIC 交换芯片，包括此前行业尚无商用产品覆盖的端口路由（PBR） 功能。

"互联不是配菜，是主菜。当 AI 集群规模突破单机边界，交换芯片的架构选择直接决定了系统性能上限。"

Panmnesia 这枚芯片的核心特点在于单芯片同时支持 PCIe 和 CXL 协议，不需要在两个独立互联结构之间做协议转换或桥接。

这意味着在一套统一的交换架构下，以下设备可以同时接入：PCIe GPU、PCIe 交换机、CXL CPU、CXL 内存扩展器、CXL AI 加速器。

这种"融合"设计在工程上不容易做，因为 PCIe 和 CXL 的路由语义、流量控制机制、缓存一致性处理都有本质差异。能在一颗 ASIC 上同时处理这些差异，且延迟控制在两位数纳秒级别，说明其自研控制器的工程质量是认真的。

可组合架构（Composable Architecture）的实际价值 可组合架构这个词在行业里已经讲了很多年，但大规模落地一直受限于交换层的能力。Panmnesia 的芯片通过 PBR 支持，让机架级别的资源池化成为可能：GPU、内存、加速器可以被独立管理、按需动态分配给不同的工作负载，而不是静态绑定在单台服务器内。对于同时运行 LLM 训练、RAG 推理、DLRM 推荐模型的数据中心而言，这意味着更高的资源利用率和更低的闲置成本。

完整支持 ≠ 市场验证 Panmnesia 的首批芯片样品在2025年10月首次亮相，量产计划定于2026年下半年。早期接入合作伙伴正在获取样品和试验系统。这意味着真实的生产环境大规模验证尚未发生。CXL 生态本身仍在成熟中，特别是在操作系统、驱动栈、固件协同层面，实际落地的复杂性不会低于芯片本身的技术难度。

Panmnesia 是一家韩国无晶圆厂公司，这本身就有一定意义。

AI 互联芯片领域，长期被 Broadcom（Jericho 系列）、Marvell（Prestera/Teralynx 系列）等美国厂商主导，英伟达（NVLink）走的是封闭自研路线，AMD 则通过收购 Pensando 补强了 DPU 方向。中间件层的 CXL 交换芯片，几乎没有成熟的量产商用产品。

Panmnesia 的切入点，恰恰选在了这个空白地带。PBR 是 CXL 3.2 规范中最难实现、也最具价值的功能，率先做出来并拿到量产节点，建立的是技术先发优势，而非纸面优势。

自研 IP 的战略价值 全自研控制器逻辑的意义不止于技术自主。Panmnesia 明确表示控制器逻辑可以"自由修改以满足客户特定需求"，这实际上是在为定制芯片（Custom Silicon）方向预留了商业入口。超大规模云厂商（Hyperscaler）对定制芯片的需求已经是行业共识，这一能力会让 Panmnesia 在与潜在客户的商业谈判中拥有更强的议价空间。

目前早期接入合作伙伴可申请样品及试验系统。量产节点预计在2026年下半年，具体季度尚未披露。

硬件能做到这一步，已经相当了不起。但如果要说一个行业里常被忽视的现实，那就是：CXL 的瓶颈从来不只是芯片。

操作系统对 CXL 内存的调度支持（Linux 内核的 NUMA 扩展、内存热插拔机制）、虚拟化层对 CXL 设备的透传和隔离、编排系统对跨机架资源池的感知和调度，这些软件栈的成熟度，在真实数据中心部署中远比芯片本身的参数表更关键。

一枚支持 PBR 的 CXL 3.2 交换芯片，是必要条件，但不是充分条件。Panmnesia 要想从样品走到大规模实际部署，它需要的不只是量产产能，还需要围绕这枚芯片构建起一个可以运转的软件生态。这条路，比流片本身更难走，也更漫长。

这不是对这家公司的否定，而是这个行业的真实状态。技术先发者拿到的是入场券，不是胜利门票。