晶圆间混合键合是实现高密度前后晶圆连接的途径，其技术的进步使CMOS 2.0从概念变为现实，为计算系统扩展提供了更多选择。

CMOS 2.0: CMOS缩放的新轨迹

2024年，imec推出了CMOS 2.0作为一种新的缩放范例，以应对与应用多样化相关的不断增长的各种计算需求。在CMOS 2.0中，系统级芯片（SoC）在系统技术协同优化（STCO）的指导下被划分为不同的功能层（或层）。每个功能层都是使用最接近功能约束的技术选项构建的。先进的3D互连技术重新连接SoC的异构层。这让人想起了一种已经进入商业计算产品的进化：想想在处理器顶部的SRAM芯片的3D堆叠。但CMOS 2.0方法的标志是异构性被引入SoC本身。根据应用的需要，CMOS 2.0甚至设想将SoC的逻辑部分划分为高驱动逻辑层（针对带宽和性能进行了优化）和高密度逻辑层（针对逻辑密度和性能/瓦特进行了优化）。高密度层可以使用最先进的技术制造，包括最大规模的晶体管结构。

另一个关键特性是背面供电网络（BSPDN）：部分有源器件从晶圆背面供电，而不是通过传统的正面供电方案。因此，在没有电源电压降限制的情况下，在层的前端可以实现极端的后端线（BEOL）俯仰模式。基本上，在这种方法中，我们在非常薄的前端线（FEOL）有源器件层中修改了器件晶圆，一侧（原始的“前端”）是密集的后端线（BEOL）信号路由层堆栈，另一侧（原始的“后端”，但现在是新的前端）是电源和外部I/O连接。也可以堆叠多个这样的薄器件层，每一侧都有密集的互连。每一层可以集成不同类型的器件，如逻辑器件、存储器、静电放电（ESD）保护器件、稳压电路等。我们将这种致密的3D器件层堆叠称为CMOS 2.0。通过这种系统扩展方法，芯片设计和制造摆脱了通用CMOS技术平台，该平台已经为半导体行业服务了数十年，但难以充分满足不断增长和多样化的计算需求。这种方法有助于解决计算系统的扩展瓶颈，为半导体生态系统中的每个参与者带来价值，包括系统和fabless公司。

CMOS 2.0依赖于过去所有的半导体创新，包括逻辑器件缩放、内存密度缩放、先进光刻、3D集成和BSPDN技术。但多亏了最近在3D互联和后台技术方面的突破，这一概念才得以成为现实。例如，晶圆到晶圆的混合键合开始提供亚微米间距的互连连接。因此，它可以提供与BEOL键的最后一层金属层相匹配的互连密度，从而实现逻辑对逻辑或存储对逻辑层与混合键合连接的堆叠。随着直接接入晶体管终端的实现，背面供电技术有望发展到更精细的粒度水平。虽然这种功能最初是针对电源连接的，但它也为细粒度信号连接迁移到背面提供了可能性。通过这种方式，任何设备技术层都将悬浮在两个独立的互连堆栈之间。

细间距键合和细粒度背面处理的结合是实现CMOS 2.0愿景的基础。

在2025年的VLSI会议上，imec报告了晶圆间混合键合和背面通孔的进展，这两种3D集成技术支撑了CMOS 2.0的实现。这些技术为围绕CMOS 2.0愿景设计新的系统架构奠定了基础，以STCO为指导，bspdn将在其中发挥核心作用。同样在2025 VLSI上，imec研究人员强调了这种bspdn可以为先进的系统架构带来的功率-性能-面积-成本（PPAC）优势。

多年来，各种各样的3D互连技术已经被开发出来，涵盖了广泛的互连间距，并满足了不同的应用需求。在所有这些技术中，晶圆间混合键合最适合提供在CMOS 2.0环境中存储/逻辑对逻辑层堆叠所需的3D互连间距和密度。晶片到晶片键合铜焊片提供从一层到另一层的短而直接的低阻连接。在缩放间距下，晶圆级连接可以提供高带宽密度，并在信号传输过程中降低每比特的能量。

经典的晶圆间混合键合工艺流程（图4）从两个完全加工的300mm晶圆开始，完成前端线（FEOL）和BEOL。流动的第一部分类似于芯片上的BEOL damascene过程，其中在键合介质中蚀刻小腔-主要使用SiO2。空腔内填充有屏障金属、种子和铜。接下来是化学机械抛光（CMP）步骤，该步骤针对高晶圆间均匀性进行了优化，以产生极其平坦的介电表面，同时为铜衬垫实现了可控的几纳米凹槽。在精确对准后，两个晶圆的实际结合是在室温下通过使晶圆在晶圆的中心接触来进行的。抛光后的晶圆表面粘附会产生强烈的晶圆间吸引力，从而产生键合波，从而关闭从中心到边缘的晶圆间间隙。在这个室温键合步骤之后，晶圆在更高的温度下退火，以获得永久的介电-介电和cu - cu键合。

可靠的400nm间距晶圆连接在IEDM 2023中，imec展示了高产量的可靠400nm间距晶圆连接，比工业晶圆键合工艺中使用的1 μ m间距连接有了显着改进。互连间距的飞跃是通过几项工艺流程改进实现的，包括增强对晶圆表面拓扑的控制和使用SiCN作为键合介质。SiCN比传统SiO2具有更好的结合强度和可扩展性。将晶圆到晶圆的混合键合路线图推向200nm的间距每当我们深入到系统层次-最终将逻辑部分划分为专门的逻辑层-键合间距将需要低于400nm，从而推动晶圆到晶圆的混合键合路线图向200nm的间距发展。但随着间距的不断扩大，对两个铜衬垫之间的粘合覆盖层的要求也在不断增加。一般来说，键合工艺的覆盖精度对应于四分之一的间距，对于200nm间距的键合工艺，可以转换成小至50nm的覆盖。在300mm晶圆尺度上实现如此高的精度是当今实现更高互连密度的最大挑战。为了继续路线图，imec的研究人员致力于对粘合过程和影响高水平覆盖精度的因素有更基本的了解。众所周知，在键合过程中，两个晶圆容易变形和扭曲，阻碍了铜衬垫之间的精确覆盖。研究小组通过模拟发现，当两个晶圆片粘附时产生的键合波并不是均匀传播的，这种现象被认为是导致晶圆片变形的原因。这些见解可以帮助我们建立模型，使我们能够预测晶圆的变形程度，并最终调整键合配方。这些知识还可以帮助以另一种方式提高覆盖精度：设计人员可以在实际晶圆键合之前在图案设计中移动Cu衬垫。这些键合前的光刻校正使imec能够在300nm的间距下实现晶圆到晶圆的混合键合，95%的芯片使用当今最先进的键合工具，覆盖误差小于25nm。在VLSI 2025[4]上，imec研究人员展示了进一步将晶圆间混合键合路线图扩展到前所未有的250nm间距的可行性。然而，为了在整个300mm晶圆上达到行业相关良率所需的覆盖精度，需要下一代粘合设备。Imec将继续与其工具供应商生态系统合作，实现这一雄心勃勃的目标。

在CMOS 2.0实现中，层的堆叠将比今天的工业混合键合情况要复杂得多。不是两层，而是多层堆叠在一起。大多数坦克的正面和背面都有金属线，中间有一个活动层（比如内存或逻辑）。部分背面金属线可用于为有源设备供电，作为更广泛的BSPDN的一部分。通过直接的背面接触和纳米通硅孔实现前后连接。根据这一设想，现在层的两侧都有连接，正面和背面的金属以无缝的方式相互连接。这种前后连接可以通过硅通孔（tsv）实现，在逻辑或内存标准单元级别的粒度上。当系统层次更深入时，需要在更细的互连间距上进行其他前后连接，包括直接的背面接触。这种连接方案可用于将先进逻辑器件的源/漏极接触区域直接连接到背面金属，并且正在领先代工厂的逻辑路线图中出现。正面到背面连接技术的发展必须跟上晶圆到晶圆混合键合路线图的发展步伐，以便以平衡的方式在晶圆的两侧提供紧密的节距连接。但是，将所有这些技术结合起来也带来了挑战。在晶圆到晶圆键合步骤之后，需要越来越多的后处理，包括晶圆减薄（以支持tsv的制造）和背面金属图案。在后一步骤中，最小化背面光刻失真对于确保背面金属线与tsv或源/漏触点之间的紧密覆盖至关重要。在VLSI 2025上，imec展示了其纳米tsv （nTSV）路线图的进展，显示了直径小至20nm，间距为120nm[4]的背面通孔。直径如此之小的通孔提供了尽可能少消耗标准电池面积的好处，但它们的制造需要极端的晶圆减薄，以确保可控的宽高比。

CMOS 2.0: CMOS缩放的新轨迹2024年，imec推出了CMOS 2.0作为一种新的缩放范例，以应对与应用多样化相关的不断增长的各种计算需求。在CMOS 2.0中，系统级芯片（SoC）在系统技术协同优化（STCO）的指导下被划分为不同的功能层（或层）。每个功能层都是使用最接近功能约束的技术选项构建的。先进的3D互连技术重新连接SoC的异构层。这让人想起了一种已经进入商业计算产品的进化：想想在处理器顶部的SRAM芯片的3D堆叠。但CMOS 2.0方法的标志是异构性被引入SoC本身。根据应用的需要，CMOS 2.0甚至设想将SoC的逻辑部分划分为高驱动逻辑层（针对带宽和性能进行了优化）和高密度逻辑层（针对逻辑密度和性能/瓦特进行了优化）。高密度层可以使用最先进的技术制造，包括最大规模的晶体管结构。图1:CMOS 2.0时代SoC可能分区的示例。您想要定期更新imec的半导体研究吗？另一个关键特性是背面供电网络（BSPDN）：部分有源器件从晶圆背面供电，而不是通过传统的正面供电方案。因此，在没有电源电压降限制的情况下，在层的前端可以实现极端的后端线（BEOL）俯仰模式。基本上，在这种方法中，我们在非常薄的前端线（FEOL）有源器件层中修改了器件晶圆，一侧（原始的“前端”）是密集的后端线（BEOL）信号路由层堆栈，另一侧（原始的“后端”，但现在是新的前端）是电源和外部I/O连接。也可以堆叠多个这样的薄器件层，每一侧都有密集的互连。每一层可以集成不同类型的器件，如逻辑器件、存储器、静电放电（ESD）保护器件、稳压电路等。我们将这种致密的3D器件层堆叠称为CMOS 2.0。通过这种系统扩展方法，芯片设计和制造摆脱了通用CMOS技术平台，该平台已经为半导体行业服务了数十年，但难以充分满足不断增长和多样化的计算需求。这种方法有助于解决计算系统的扩展瓶颈，为半导体生态系统中的每个参与者带来价值，包括系统和无晶圆厂公司。CMOS 2.0依赖于过去所有的半导体创新，包括逻辑器件缩放、内存密度缩放、先进光刻、3D集成和BSPDN技术。但多亏了最近在3D互联和后台技术方面的突破，这一概念才得以成为现实。例如，晶圆到晶圆的混合键合开始提供亚微米间距的互连连接。因此，它可以提供与BEOL键的最后一层金属层相匹配的互连密度，从而实现逻辑对逻辑或存储对逻辑层与混合键合连接的堆叠。随着直接接入晶体管终端的实现，背面供电技术有望发展到更精细的粒度水平。虽然这种功能最初是针对电源连接的，但它也为细粒度信号连接迁移到背面提供了可能性。通过这种方式，任何设备技术层都将悬浮在两个独立的互连堆栈之间。细间距键合和细粒度背面处理的结合是实现图1所示CMOS 2.0愿景的基础。图2 -高密度面对面混合键合连接和背面高密度连接网络的示意图。（PADT =上焊盘；PADB =下焊盘；TDV =通介电通孔。）在2025年的VLSI会议上，imec报告了晶圆间混合键合和背面通孔的进展，这两种3D集成技术支撑了CMOS 2.0[4]的实现。这些技术为围绕CMOS 2.0愿景设计新的系统架构奠定了基础，以STCO为指导，bspdn将在其中发挥核心作用。同样在2025 VLSI上，imec研究人员强调了这种bspdn可以为先进的系统架构带来的功率-性能-面积-成本（PPAC）优势。面向250nm间距的晶圆间混合键合：路线图图多年来，各种各样的3D互连技术已经开发出来，涵盖了广泛的领域互连pitch和服务不同的应用需求。在所有这些技术中，晶圆间混合键合最适合提供在CMOS 2.0环境中存储/逻辑对逻辑层堆叠所需的3D互连间距和密度。晶片到晶片键合铜焊片提供从一层到另一层的短而直接的低阻连接。在缩放间距下，晶圆级连接可以提供高带宽密度，并在信号传输过程中降低每比特的能量。图3 - Imec的3D互连技术缩放路线图，显示了不同互连密度所需的不同技术。（BGA=球栅阵列；CSP=芯片规模封装；W2W =晶圆对晶圆；Mx， My和MR代表BEOL互连层次结构）。经典的晶圆间混合键合工艺流程从两个完全加工的300mm晶圆开始，完成前端线（FEOL）和BEOL（另见图2）。流动的第一部分类似于芯片上的BEOL damascene过程，其中在键合介质中蚀刻小腔-主要使用SiO2。空腔内填充有屏障金属、种子和铜。接下来是化学机械抛光（CMP）步骤，该步骤针对高晶圆间均匀性进行了优化，以产生极其平坦的介电表面，同时为铜衬垫实现了可控的几纳米凹槽。在精确对准后，两个晶圆的实际结合是在室温下通过使晶圆在晶圆的中心接触来进行的。抛光后的晶圆表面粘附会产生强烈的晶圆间吸引力，从而产生键合波，从而关闭从中心到边缘的晶圆间间隙。在这个室温键合步骤之后，晶圆在更高的温度下退火，以获得永久的介电-介电和cu - cu键合。图4经典晶圆间杂化键合工艺流程。可靠的400nm间距晶圆连接在IEDM 2023中，imec展示了高产量的可靠400nm间距晶圆连接，比工业晶圆键合工艺中使用的1 μ m间距连接有了显着改进。互连间距的飞跃是通过几项工艺流程改进实现的，包括增强对晶圆表面拓扑的控制和使用SiCN作为键合介质。SiCN比传统SiO2具有更好的结合强度和可扩展性。将晶圆到晶圆的混合键合路线图推向200nm的间距每当我们深入到系统层次-最终将逻辑部分划分为专门的逻辑层-键合间距将需要低于400nm，从而推动晶圆到晶圆的混合键合路线图向200nm的间距发展。但随着间距的不断扩大，对两个铜衬垫之间的粘合覆盖层的要求也在不断增加。一般来说，键合工艺的覆盖精度对应于四分之一的间距，对于200nm间距的键合工艺，可以转换成小至50nm的覆盖。在300mm晶圆尺度上实现如此高的精度是当今实现更高互连密度的最大挑战。为了继续路线图，imec的研究人员致力于对粘合过程和影响高水平覆盖精度的因素有更基本的了解。众所周知，在键合过程中，两个晶圆容易变形和扭曲，阻碍了铜衬垫之间的精确覆盖。研究小组通过模拟发现，当两个晶圆片粘附时产生的键合波并不是均匀传播的，这种现象被认为是导致晶圆片变形的原因。这些见解可以帮助我们建立模型，使我们能够预测晶圆的变形程度，并最终调整键合配方。这些知识还可以帮助以另一种方式提高覆盖精度：设计人员可以在实际晶圆键合之前在图案设计中移动Cu衬垫。这些键合前的光刻校正使imec能够在300nm的间距下实现晶圆到晶圆的混合键合，95%的芯片使用当今最先进的键合工具，覆盖误差小于25nm。在VLSI 2025[4]上，imec研究人员展示了进一步将晶圆间混合键合路线图扩展到前所未有的250nm间距的可行性。然而，为了在整个300mm晶圆上达到行业相关良率所需的覆盖精度，需要下一代粘合设备。Imec将继续与其工具供应商生态系统合作，实现这一雄心勃勃的目标。图5 -菊花链（顶部（PADT）和底部（PADB）衬垫尺寸不等）在250nm六边形衬垫网格上的透射电镜。图6 -不同焊盘尺寸时，混合键合菊花链的电导率随焊盘间距的变化。用纳米硅连接层的正面和背面金属在CMOS 2.0实现中，层的堆叠将比今天的工业混合键合情况复杂得多。不是两层，而是多层堆叠在一起。大多数坦克的正面和背面都有金属线，中间有一个活动层（比如内存或逻辑）。部分背面金属线可用于为有源设备供电，作为更广泛的BSPDN的一部分。通过直接的背面接触和纳米通硅孔实现前后连接。根据这一设想，现在层的两侧都有连接，正面和背面的金属以无缝的方式相互连接。这种前后连接可以通过硅通孔（tsv）实现，在逻辑或内存标准单元级别的粒度上。当系统层次更深入时，需要在更细的互连间距上进行其他前后连接，包括直接的背面接触。这种连接方案可用于将先进逻辑器件的源/漏极接触区域直接连接到背面金属，并且正在领先代工厂的逻辑路线图中出现。正面到背面连接技术的发展必须跟上晶圆到晶圆混合键合路线图的发展步伐，以便以平衡的方式在晶圆的两侧提供紧密的节距连接（参见图2）。但是，将所有这些技术结合起来也带来了挑战。在晶圆到晶圆键合步骤之后，需要越来越多的后处理，包括晶圆减薄（以支持tsv的制造）和背面金属图案。在后一步骤中，最小化背面光刻失真对于确保背面金属线与tsv或源/漏触点之间的紧密覆盖至关重要。在VLSI 2025上，imec展示了其纳米tsv （nTSV）路线图的进展，显示了直径小至20nm，间距为120nm[4]的背面通孔。直径如此之小的通孔提供了尽可能少消耗标准电池面积的好处，但它们的制造需要极端的晶圆减薄，以确保可控的宽高比。图7 -使用底部直径为20nm的无势垒mo填充tdv的前后连接的透射电镜。Imec的路线图为制造ntsv提供了几种选择，包括先通过、中通过和后通过集成。此外，通孔可制成圆形或狭缝形底部b，以面积消耗换取覆盖公差。在2025年的VLSI演示中，通孔采用了先通孔的方法，这意味着在晶圆变薄之前，通孔已经在晶圆正面的浅沟槽隔离（STI）特征内进行了图案化。由此产生的电介质通孔（TDVs，这样称呼是因为这些通孔穿过STI电介质）充满了钼（Mo）。Mo可以在没有屏障的情况下实现，并且比传统的Cu或W金属提供更小的电阻-有利于面积和性能。典型测试结构的布局在Mo tdv的55nm宽的背面金属线和20nm宽的圆形底部之间显示15nm的覆盖余量。这种覆盖层规格可以在背面金属光刻步骤中使用每次曝光的高阶校正来实现，以补偿先前晶圆键合和减薄步骤造成的网格扭曲。

在之前讨论的所有连接方案中，实现混合键合的高覆盖精度以及最小化背面光刻失真是关键目标，这既依赖于键合工艺，也依赖于下一代键合设备的能力。bspdn在始终在线和切换域设计中的性能和面积优势sbspdn是未来CMOS 2.0架构的另一个关键特性。使用BSPDN，整个配电网络被移动到晶圆的背面，在那里，电力传输互连可以做得更大，阻力更小。因此，bspdn可以显著降低电源电压（或IR）下降。这有助于设计人员保持10%的余量，允许在电压调节器和有源器件之间发生不必要的功率损失。通过将电力传输网络与信号网络解耦，bspdn还允许对晶圆前端的BEOL进行解充塞，现在可以更有效地设计用于信号传输。Imec在2019年率先提出了BSPDN的概念，同时提出了实施BSPDN[8]的几种方案。一些主要芯片制造商最近在其逻辑路线图中引入了该技术，并计划提供基于bspdn的先进处理器的商业产品。该技术还显示出3D SoC实现的前景，并有望为CMOS 2.0架构带来好处。在过去，imec已经证明了bspdn可以在块级带来的PPAC优点，适用于高密度和高驱动器逻辑用例。这些好处已经通过设计技术协同优化（DTCO）研究显示出来，这些研究针对的是始终在线的用例，即持续向有源设备提供电源（即全局VDD）的架构。在VLSI 2025上，imec还展示了在交换域设计中实现bspdn的好处，在交换域设计中，标准单元块被关闭以进行电源管理。开关域设计是通过在本地实现电源开关来实现的：将电源（本地VDD）分配到本地晶体管的设备，可以在需要时打开和关闭标准单元组。这些设计通常用于功率受限的应用，如移动电话。Imec研究人员比较了在交换域设计中使用bspdn与传统前端PDN实现的影响。这项研究是通过2nm技术的移动计算处理器设计的物理实现来完成的。

与前端PDN交换域设计相比，BSPDN实现提高了性能并减少了面积消耗。使用BSPDN， IR下降可以显著降低（降低122mV）。这允许BSPDN设计使用更少的电源开关，并且仍然管理一个可接受的IR下降。与前端PDN实现相比，减少的功率交换机占用更少的核心区域空间：通过使用BSPDN实现，总共减少了22%的面积。

随着CMOS 2.0的出现，一种新的缩放模式将展开，以满足日益多样化的计算应用。它依赖于功能层的堆叠——每个功能层都使用最适合的技术（节点）进行优化。细颗粒背面处理以及细间距混合键合是实现这一愿景的关键。由SRAM分区驱动的晶圆间混合键合技术的最新进展，以及由功率传输优化驱动的后端技术，使CMOS 2.0概念更接近现实，在逻辑和存储标准单元的粒度上提供层对层连接。这些基础技术将有可能将异构性（当前芯片方法的核心）引入SoC本身，为计算系统扩展创造更多选择。这项工作在一定程度上是由NanoIC试验线实现的。此次收购和运营由Chips Joint Undertaking通过欧盟的Digital Europe（101183266）和Horizon Europe计划（101183277）以及参与国比利时（法兰德斯）、法国、德国、芬兰、爱尔兰和罗马尼亚共同出资。